ALTERA DDCR科技美学-VII IP核使用

 

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接下来直接next,到finish,等待生成控制器文件就足以了。

 

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如上图,注意在interface下选拔external
memory,DDTucson2SDRAM,语言选取verilog
hdl,输出文件名字填写相应的模块名。

  原文地址:乔治敦卿萃科学和技术FPGA极客空间
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如上图,输入参考时钟50M,根据本人的实际上输入频率填写,此时钟为DDLacrosseII软核内部PLL输出时钟。存储器时钟频率依据自身必要填写,以我的支付板EP4CE15F17为例,此FPGA上跑DD汉兰达II的时钟频率为125M-167M。最下边的控制数据速率,分为全速和半速。

 


 

 

 

 

立时情状下,DD途胜II的暴发长度为4,半速景况下,DD汉兰达II的暴发长度为8。

 

 

 

memory
preset按照自个儿的DD奥迪Q3II芯片接纳,固然QUACR-VTUS自带的装置中从不,可以自定义,选拔modify
parameters。

新建QUA奥迪Q5TUSII工程以后,在tool下找到Megawizard
plug-in manager,新建自定义宏作用模块 。

 

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上边给出部分DD安德拉II控制器接口。

关联DDXC90II,我们应该都不素不相识,DD奥德赛II
SDRAM是第2代双倍速率同步动态RAM。今日小编给大家介绍一下QUAPAJEROTUS II
下调用DDRubiconII软核。


 

上述参数必须依照DDRII芯片手册上的参数配置。上述参数中Memory
bursrt length决定的该控制器的速率形式是飞快依然半速。

切实端口详细表明以及读写控制时序,请参阅官方手册。

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  作者:杭州卿萃科学和技术ALIFPGA 

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