7密密麻麻高速收发器使用总结 GTP IP核配置篇

  FPGA内嵌收发器相当给坐太网中之PHY芯片,但还灵活又迅速,线速率也当乘胜FPGA芯片的向上升级。本文对7层层FPGA内部高速收发器GTP
IP核的布和采用做来简单的下结论,以备后续回顾重用。本文是自己以宣读ug482 pg168 法定文档和有些大网资源后的组成部分个人见解,希望对发出亟待之爱人有所助。我们来逐页分析下IP核配置先导中情节:

1 GT Selection:

美学原理 1

  我因此之是Atrix-7系列FPGA芯片,只能采用速率较逊色之GTP
收发器,所以种无法取舍。GTP收发器在自己之芯片中最高线速率可直达6.6Gbps,具体最要命数值会依据器件速度等与打包有所不同,读者可自动查阅Data
Sheet。很多Xilinx IP核都发Shared
Logic,我掌握是有些录取的局部,当多独地方得为此到这些资源时,将那个放置在example
design中得节约硬件资源。

2 Line Rate,RefClk Selection

美学原理 2

  这同页比较关键。高速收发器支持多标准协议,可以挑选一个标准协议,这样继续的选取项都就布局好了,然后根据自己的需变动。此处选择Aurora
8b10b single lane
4byte。收发器发送和接受通道相互独立,可以挑选不同之线速率和编码格式,此处都选择一个广大的较逊色速率3.125Gbps用于功能验证,参考时钟也125M。注意参考时钟也收发器输入时钟,频率必须与开发板上吗GTP提供时钟的晶振一致。官方文档中关于外部参考时钟使用示意图如下:

美学原理 3

  GTP有一定量只参考时钟输入端口,经差分-单端转换后经简单个PLL产生收发器发送和收时钟。若TX和RX线速率一致采取与一个PLL产生时钟,否则用采用有限独不同的PLL。开发板中差分晶振连接GTPREFCLK0,且收发速率相同,故PLL
Selection TX和RX均选择PLL0,TX Clock
Source选择REFCLK0。这里我用及个别独收发器,根据开发板原理图和数码手册选择GTP_X0Y4和GTP_X0Y5.最后要能收发器内部的PRBS生成器和检测器,便于测试了链路性能。

3 Encoding and Clocking 

美学原理 4

  GTP收发器内部处理带来富只有出2byte,而GTX等速率更胜之收发器是4byte,此处外部数据接口位富有选择32bit包后期收发器使用有的经验啊适用于GTX等收发器。编码方式采样8B/10B编码,这是独比较根本之概念。这等同编码方式最重点的目的是“直流平衡”,即因特定的编码表实现数量传过程被比特“0”和比特“1”的数码基本一致,且减少连0和连1的状。编码后底多少流具有比较多的跳变,有助于接收端时钟数据恢复(CDR)。DRP/System
Clock
Frequency是动态重配置或者体系办事时钟,通过DRP可以于设计者根据所选择线速率和概念之商谈实时调整收发器参数,本人从未下,新手就毫无接触了。系统时钟选择100MHz,可经过外部PLL
IP核产生。

  第二独至关重要的片段即是Synchronization
and Clocking。查看ug482相关部分:

美学原理 5

  发送通道有点儿独相时钟域:XCLK和TXUSRCLK。根据文档说明要保证数据正确传输,必须用TX
Buffer或者TX Phase Alignment。缺省状态下以TX
Buffer较为安静都简单,但对待后者延迟较高。简单利用中以Buffer即可,因此本例中TX
Buffer和RX Buffer均选中。

  TXUSERCLK的时钟源只能是由于参考时钟驱动的TXOUTCLK,而RXUSERCLK的时钟源选择因具体情况而定:

美学原理 6

  总之就是是,当以以及一个晶振作为发送器和接收器参考时钟源时,TXOUTCLK可以驱动RXUSRCLK;当用不同晶振时,若使能clock
correction才足以用TXOUTCLK驱动RXUSRCLK,否则一旦运用RXOUTCLK驱动。这里保持默认均用TXOUTCLK驱动TXUSRCLK和RXUSRCLK。

 4 Comma Alignment and
Equalization 

美学原理 7

  这里而引入comma码的定义。8B/10B编码表中来12独控制字符,以那个写字母K开头,用于一些操效果。K码中的comma码用于接收端时钟校准和数据对齐,K28.5(对应用户数量也16’hbc)最为常见。因为数量以链路中以串行方式传输,所以接收端必须对那个进行串并转换。在当时同经过被,由于无法直接找到串行比特流中之每个数据的参天位或矮位比特,即使已经知道并行数据个富有为无克尽如人意转移成跟发送端一致的交互数据。看下user
guide中示意图你就了解了:

美学原理 8

 

  下边的RX
Equalization是收发器自带的接均衡器,用来上由于大体美学原理信道中的频繁衰减引起的信号损伤,可以经过DRP动态调整,保持默认。

5 PCIE,SATA,PRBS

美学原理 9

  这等同页的法力就是较高级了,说实话我莫会见。有亟待动用PCIE的冤家可以关心下,这个虽然比较复杂,但搜索工作或坏有优势的,很多招聘要求被都发生描绘!此处就将极下的PRBS相关端口选择上,便于测试用。

6 CB and CC Sequence

美学原理 10

  Xilinx收发器IP核支持通道绑定,将大半只收发器通道“绑定”成一个速率更胜的导通道,利用FIFO消除中的延时不明显。Clock
correction是最终一个主要之接触。先来探视RX通道的组织及弹性缓存概念。

美学原理 11

  接收通道被相同发出零星单时钟域:从CDR恢复出的XCLK和收受通道工作经常钟RXUSRCLK。RX通道使RX
Elastic
Buffer来桥接少时时钟域,但出于两者细微的歧异会如缓存变空或溢出。为这引入时钟矫正,在殡葬端周期性发送一些特殊字符,接收端在弹性缓存快满时去除这些字符,快空时复制这些字符从而确保缓存内数据维持动态平衡的状态。

美学原理 12

  本例只行使一个数据通道,此页保持默认配置,不举行修改。

7 Summary

美学原理 13

  只想说一样句子:终于终止了!这是自表现了极端辛苦的IP核,没有之一!看下总结页,USRCLK的时钟频率是USRCLK2的2倍,这是盖收发器内部通道数据位宽仅是标接口位宽的二分之一,因此频率必须附加一倍才会保证数据来得及处理。可以点OK了。正文对GTP
IP核的布局做了简单分析与小结,仅适用于新手。本人为当读书中,有不妥之处请求在评论被指教。